EMI降低技術(shù)和基于FPGA的可編程振蕩器抖動(dòng)處理
來(lái)源：http://m.eitherspanlaw.com 作者：億金電子 2019年06月24
如今FPGA是包含的復(fù)雜系統(tǒng)許多功能塊,通常是多個(gè)時(shí)鐘用來(lái)驅(qū)動(dòng)不同的塊.系統(tǒng)設(shè)計(jì)師有決定如何結(jié)合外部振蕩器和用于優(yōu)化時(shí)鐘樹(shù)設(shè)計(jì)的內(nèi)部資源.這個(gè)論文將討論今天可用的選項(xiàng)時(shí)鐘速度和抖動(dòng)要求,重點(diǎn)關(guān)注可編程時(shí)鐘振蕩器作為時(shí)序參考用于基于FPGA的系統(tǒng).主題包括靈活性由高分辨率頻率選擇產(chǎn)生,EMI降低技術(shù)和基于FPGA的抖動(dòng)清潔工.
1、簡(jiǎn)介
復(fù)雜的FPGA包含大型功能陣列需要與每個(gè)通信的塊或單元其他進(jìn)行廣泛的復(fù)雜操作.除基本邏輯陣列外,還有FPGA包括內(nèi)部存儲(chǔ)器(RAM),DSP模塊,處理器,鎖相環(huán)(PLL)和延遲-用于定時(shí)生成的鎖定循環(huán)(DLL),標(biāo)準(zhǔn)I/O,高速數(shù)字收發(fā)器和并行接口(PCI,DDR等).
許多設(shè)計(jì)使用多個(gè)時(shí)鐘來(lái)驅(qū)動(dòng)不同的塊,每個(gè)可能需要不同的晶振頻率.這些時(shí)鐘通常使用生成外部振蕩器和內(nèi)部振蕩器的組合PLL和DLL,取決于時(shí)鐘速度和抖動(dòng)要求.某些功能的時(shí)鐘速度是由應(yīng)用決定,而設(shè)計(jì)師可以選擇系統(tǒng)其 他部分的頻率.
2、多個(gè)時(shí)鐘頻率
與I/O接口相關(guān)的時(shí)鐘需要運(yùn)行行業(yè)標(biāo)準(zhǔn)頻率以確保不同系統(tǒng)之間的互操作性.例子包括100MHz用于PCI Express,75MHz用于PCI或33.333MHz用于PCI.用戶通常可以選擇時(shí)鐘的頻率驅(qū)動(dòng)處理器或狀態(tài)機(jī)引擎.這個(gè)彈性-ibility允許設(shè)計(jì)人員選擇頻率優(yōu)化速度,功率或資源使用.
在優(yōu)化速度時(shí),它可能看起來(lái)很直轉(zhuǎn)發(fā)使用可能的最高頻率最大化每秒的操作次數(shù).該但是,時(shí)鐘周期抖動(dòng)必須足夠低最小時(shí)鐘周期大于設(shè)計(jì)中的關(guān)鍵時(shí)序路徑.
FPGA中的內(nèi)部PLL可用于合成來(lái)自較低頻率的較高頻率時(shí)鐘外部參考振蕩器.這可能是有效的PLL有高電平時(shí)頻率選擇的方法頻率分辨率和低抖動(dòng).低噪聲,小數(shù)N分頻PLL可以滿足大多數(shù)規(guī)格由簡(jiǎn)單的外部振蕩器驅(qū)動(dòng).
但是,許多FPGA使用帶環(huán)的整數(shù)PLL壓控振蕩器(VCO)因?yàn)樗鼈円子谠O(shè)計(jì),功耗極低.該這種類型的PLL壓控晶振的問(wèn)題是權(quán)衡在頻率分辨率和抖動(dòng)之間.
典型的整數(shù)PLL包括預(yù)分頻器(P),反饋分頻器(M)和后分頻器(N),如圖所示在圖1中.輸出頻率由定義等式1.
PLL的框圖.jpg)
圖1. 典型整數(shù)PLL的框圖
而輸出抖動(dòng)取決于相位噪聲參考時(shí)鐘和內(nèi)部VCO都是內(nèi)部VCO的貢獻(xiàn)通常占主導(dǎo)地位.PLL的帶寬越高,則越低VCO相位噪聲和整體抖動(dòng)越低.最大PLL帶寬定義為a預(yù)分配比的函數(shù)如下：
一個(gè)更保守的帶寬值,在指定實(shí)際PLL時(shí)常用的是由等式3給出：
通常,增加帶寬以改善抖動(dòng)可取的.一個(gè)問(wèn)題是P的值很大通常需要達(dá)到足夠高的頻率分辨率,限制最大PLL帶寬.
3、優(yōu)化PLL設(shè)計(jì)
一種允許高頻率的方法分辨率和低抖動(dòng)是使用可編程的振蕩器作為外部參考.這降低了在提供所需性能的同時(shí)對(duì)內(nèi)部PLL提出要求.可編程外部振蕩lators可以使用更高頻率的參考可以降低所需的預(yù)分頻率,允許更高PLL帶寬.
例如,考慮一個(gè)需要56的應(yīng)用程序具有10ps RMS抖動(dòng)的MHz時(shí)鐘晶振.圖2顯示兩種設(shè)計(jì),一種使用標(biāo)準(zhǔn)的25MHz參考另一個(gè)使用非標(biāo)準(zhǔn)的28MHz參考來(lái)自可編程振蕩器.
設(shè)計(jì)a需要較大的P值,從而產(chǎn)生一個(gè)帶寬為50kHz(由公式3計(jì)算)并且抖動(dòng)為30ps,這超出了規(guī)范.設(shè)計(jì)b利用頻率程序-能夠選擇允許的輸入頻率預(yù)分頻比為1,產(chǎn)生PLL帶寬為1.4MHz.抖動(dòng)小于10ps rms,符合規(guī)定的要求.
可編程振蕩器可包括石英晶體諧振器或硅MEMS諧振器,但基于MEMS的振蕩器lators具有易于獲得的優(yōu)點(diǎn)在各種行業(yè)標(biāo)準(zhǔn)的塑料包裝和任何所需的輸入頻率.他們提供成本-滿足抖動(dòng)要求的有效解決方案要求嚴(yán)格的FPGA應(yīng)用
圖2. 兩種PLL設(shè)計(jì)：(a)標(biāo)準(zhǔn)頻率參考時(shí)鐘和(b)靈活的頻率參考時(shí)鐘,允許更高的PLL帶寬和更低的抖動(dòng)
1、簡(jiǎn)介
復(fù)雜的FPGA包含大型功能陣列需要與每個(gè)通信的塊或單元其他進(jìn)行廣泛的復(fù)雜操作.除基本邏輯陣列外,還有FPGA包括內(nèi)部存儲(chǔ)器(RAM),DSP模塊,處理器,鎖相環(huán)(PLL)和延遲-用于定時(shí)生成的鎖定循環(huán)(DLL),標(biāo)準(zhǔn)I/O,高速數(shù)字收發(fā)器和并行接口(PCI,DDR等).
許多設(shè)計(jì)使用多個(gè)時(shí)鐘來(lái)驅(qū)動(dòng)不同的塊,每個(gè)可能需要不同的晶振頻率.這些時(shí)鐘通常使用生成外部振蕩器和內(nèi)部振蕩器的組合PLL和DLL,取決于時(shí)鐘速度和抖動(dòng)要求.某些功能的時(shí)鐘速度是由應(yīng)用決定,而設(shè)計(jì)師可以選擇系統(tǒng)其 他部分的頻率.
2、多個(gè)時(shí)鐘頻率
與I/O接口相關(guān)的時(shí)鐘需要運(yùn)行行業(yè)標(biāo)準(zhǔn)頻率以確保不同系統(tǒng)之間的互操作性.例子包括100MHz用于PCI Express,75MHz用于PCI或33.333MHz用于PCI.用戶通常可以選擇時(shí)鐘的頻率驅(qū)動(dòng)處理器或狀態(tài)機(jī)引擎.這個(gè)彈性-ibility允許設(shè)計(jì)人員選擇頻率優(yōu)化速度,功率或資源使用.
在優(yōu)化速度時(shí),它可能看起來(lái)很直轉(zhuǎn)發(fā)使用可能的最高頻率最大化每秒的操作次數(shù).該但是,時(shí)鐘周期抖動(dòng)必須足夠低最小時(shí)鐘周期大于設(shè)計(jì)中的關(guān)鍵時(shí)序路徑.
FPGA中的內(nèi)部PLL可用于合成來(lái)自較低頻率的較高頻率時(shí)鐘外部參考振蕩器.這可能是有效的PLL有高電平時(shí)頻率選擇的方法頻率分辨率和低抖動(dòng).低噪聲,小數(shù)N分頻PLL可以滿足大多數(shù)規(guī)格由簡(jiǎn)單的外部振蕩器驅(qū)動(dòng).
但是,許多FPGA使用帶環(huán)的整數(shù)PLL壓控振蕩器(VCO)因?yàn)樗鼈円子谠O(shè)計(jì),功耗極低.該這種類型的PLL壓控晶振的問(wèn)題是權(quán)衡在頻率分辨率和抖動(dòng)之間.
典型的整數(shù)PLL包括預(yù)分頻器(P),反饋分頻器(M)和后分頻器(N),如圖所示在圖1中.輸出頻率由定義等式1.
圖1. 典型整數(shù)PLL的框圖
而輸出抖動(dòng)取決于相位噪聲參考時(shí)鐘和內(nèi)部VCO都是內(nèi)部VCO的貢獻(xiàn)通常占主導(dǎo)地位.PLL的帶寬越高,則越低VCO相位噪聲和整體抖動(dòng)越低.最大PLL帶寬定義為a預(yù)分配比的函數(shù)如下：
一個(gè)更保守的帶寬值,在指定實(shí)際PLL時(shí)常用的是由等式3給出：
通常,增加帶寬以改善抖動(dòng)可取的.一個(gè)問(wèn)題是P的值很大通常需要達(dá)到足夠高的頻率分辨率,限制最大PLL帶寬.
3、優(yōu)化PLL設(shè)計(jì)
一種允許高頻率的方法分辨率和低抖動(dòng)是使用可編程的振蕩器作為外部參考.這降低了在提供所需性能的同時(shí)對(duì)內(nèi)部PLL提出要求.可編程外部振蕩lators可以使用更高頻率的參考可以降低所需的預(yù)分頻率,允許更高PLL帶寬.
例如,考慮一個(gè)需要56的應(yīng)用程序具有10ps RMS抖動(dòng)的MHz時(shí)鐘晶振.圖2顯示兩種設(shè)計(jì),一種使用標(biāo)準(zhǔn)的25MHz參考另一個(gè)使用非標(biāo)準(zhǔn)的28MHz參考來(lái)自可編程振蕩器.
設(shè)計(jì)a需要較大的P值,從而產(chǎn)生一個(gè)帶寬為50kHz(由公式3計(jì)算)并且抖動(dòng)為30ps,這超出了規(guī)范.設(shè)計(jì)b利用頻率程序-能夠選擇允許的輸入頻率預(yù)分頻比為1,產(chǎn)生PLL帶寬為1.4MHz.抖動(dòng)小于10ps rms,符合規(guī)定的要求.
可編程振蕩器可包括石英晶體諧振器或硅MEMS諧振器,但基于MEMS的振蕩器lators具有易于獲得的優(yōu)點(diǎn)在各種行業(yè)標(biāo)準(zhǔn)的塑料包裝和任何所需的輸入頻率.他們提供成本-滿足抖動(dòng)要求的有效解決方案要求嚴(yán)格的FPGA應(yīng)用
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